B2-T1: INFORMÁTICA BÁSICA Y ARQUITECTURA DE COMPUTADORES
Tema amplio que mezcla fundamentos de hardware con sistemas de información. La codificación de caracteres (ASCII vs Unicode vs UTF-8) y los sistemas de numeración son preguntas casi seguras. Las arquitecturas Von Neumann/Harvard y CISC/RISC aparecen frecuentemente. La caché (niveles, políticas) y la memoria (DDR generaciones) son datos que caen como pregunta suelta.
1. SISTEMAS DE NUMERACIÓN
1.1 Bases
| Base | Nombre | Dígitos | Uso |
|---|
| 2 | Binario | 0, 1 | Representación interna del computador |
| 8 | Octal | 0-7 | Permisos Unix (chmod 755), representación compacta de binario (3 bits = 1 dígito octal) |
| 10 | Decimal | 0-9 | Uso humano cotidiano |
| 16 | Hexadecimal | 0-9, A-F | Direcciones de memoria, colores CSS, MAC, IPv6 (4 bits = 1 dígito hex) |
1.2 Conversiones rápidas
| Conversión | Método |
|---|
| Binario → Decimal | Sumar potencias de 2 donde hay un 1. Ej: 1101₂ = 8+4+0+1 = 13 |
| Decimal → Binario | Dividir entre 2 sucesivamente, leer restos de abajo a arriba |
| Binario → Hexadecimal | Agrupar de 4 en 4 bits desde la derecha. Ej: 1010 1100₂ = AC₁₆ |
| Binario → Octal | Agrupar de 3 en 3 bits desde la derecha. Ej: 101 100₂ = 54₈ |
1.3 Unidades de información
| Unidad | Equivalencia | Nota |
|---|
| bit (b) | Unidad mínima (0 o 1) | |
| Byte (B) | 8 bits | 1 carácter ASCII |
| Nibble | 4 bits | 1 dígito hexadecimal |
| Palabra (word) | Depende de la arquitectura (32 o 64 bits) | Tamaño natural de datos del procesador |
| KB / MB / GB / TB | ×1000 (SI) o ×1024 (IEC) | SI: kilo=10³. IEC: KiB=2¹⁰=1024. En examen suelen usar potencias de 2 |
1.4 Representación del signo
| Método | Descripción | Rango (n bits) |
|---|
| Signo-magnitud | Bit más significativo = signo (0=+, 1=−). Resto = valor absoluto | −(2ⁿ⁻¹−1) a +(2ⁿ⁻¹−1). Tiene doble cero (+0 y −0) |
| Complemento a 1 | Negativos = invertir todos los bits del positivo | Igual que signo-magnitud. Tiene doble cero |
| Complemento a 2 | Negativos = invertir bits + sumar 1. Usado en computadores | −2ⁿ⁻¹ a +(2ⁿ⁻¹−1). Un solo cero. Ej: 8 bits → −128 a +127 |
| Exceso / sesgo | Se suma un valor fijo (bias) al número. Usado en exponentes IEEE 754 | Depende del bias |
1.5 IEEE 754 (coma flotante)
Estándar para representación de números reales en binario. Formato: (−1)^S × 1,M × 2^(E−bias)
| Formato | Total bits | Signo | Exponente | Mantisa | Bias |
|---|
| Simple precisión (float) | 32 bits | 1 bit | 8 bits | 23 bits | 127 |
| Doble precisión (double) | 64 bits | 1 bit | 11 bits | 52 bits | 1023 |
| Valor especial | Exponente | Mantisa |
|---|
| ±0 | Todo 0 | Todo 0 |
| ±∞ | Todo 1 | Todo 0 |
| NaN (Not a Number) | Todo 1 | No todo 0 |
| Denormalizados | Todo 0 | No todo 0 (permite números muy pequeños) |
2. DETECCIÓN Y CORRECCIÓN DE ERRORES
| Código | Tipo | Descripción |
|---|
| Paridad simple | Detección | Añade 1 bit para que el total de 1s sea par (paridad par) o impar (paridad impar). Detecta 1 error, no corrige |
| Hamming | Detección + Corrección | Bits de paridad en posiciones potencia de 2 (1, 2, 4, 8...). Corrige 1 error, detecta 2. Distancia Hamming = 3 |
| Hamming SEC-DED | Detección + Corrección | Hamming + bit de paridad global. Corrige 1, detecta 2. Usado en memoria ECC |
| CRC (Cyclic Redundancy Check) | Detección | Polinomio divisor genera un checksum. Detecta ráfagas de errores. Usado en Ethernet (CRC-32), USB, discos |
| Checksum | Detección | Suma de los datos. Más simple que CRC pero menos robusto. Usado en IP, TCP, UDP |
| ECC (Error Correcting Code) | Corrección | Memoria con corrección de errores (servidores). Detecta y corrige errores de 1 bit, detecta errores de 2 bits |
3. CODIFICACIÓN DE CARACTERES
CLAVE EXAMEN: ASCII = 7 bits, 128 caracteres. UTF-8 = 1-4 bytes, compatible con ASCII. UTF-16 = 2-4 bytes (usado internamente por Java y Windows). Unicode es el estándar, UTF-8/16/32 son codificaciones.
| Codificación | Bits/Bytes | Caracteres | Notas |
|---|
| ASCII | 7 bits | 128 (0-127) | Solo inglés: letras, dígitos, símbolos básicos, control. Sin ñ, acentos |
| ASCII extendido (ISO 8859-1) | 8 bits | 256 | Latin-1: añade ñ, acentos, ü, etc. para idiomas europeos occidentales |
| Unicode | — | ~150.000+ | Estándar universal que asigna un code point (U+XXXX) a cada carácter de todos los idiomas. No es una codificación, es un repertorio |
| UTF-8 | 1-4 bytes | Todo Unicode | Dominante en web (98%+). Compatible con ASCII (los primeros 128 chars usan 1 byte idéntico). Variable length |
| UTF-16 | 2 o 4 bytes | Todo Unicode | Usado internamente por Java, JavaScript, Windows. BMP (Basic Multilingual Plane) en 2 bytes, resto en 4 (surrogate pairs) |
| UTF-32 | 4 bytes fijo | Todo Unicode | Tamaño fijo = acceso directo por índice. Desperdicia espacio. Poco usado |
| Codificación legacy | Descripción |
|---|
| EBCDIC | Codificación de IBM para mainframes. 8 bits, incompatible con ASCII |
| ISO 8859-15 | Latin-9: como Latin-1 pero añade el símbolo € y otros caracteres |
| Windows-1252 | Superset de ISO 8859-1 usado por Windows. Añade caracteres en posiciones 128-159 |
3.1 BOM (Byte Order Mark)
| Concepto | Descripción |
|---|
| BOM | Carácter invisible (U+FEFF) al inicio del archivo que indica la codificación y el endianness |
| UTF-8 BOM | EF BB BF — opcional en UTF-8 (no recomendado) |
| UTF-16 BE/LE | FE FF = Big Endian. FF FE = Little Endian |
4. ARQUITECTURA DE COMPUTADORES
4.1 Von Neumann vs Harvard
| Característica | Von Neumann | Harvard |
|---|
| Memoria | Única para datos e instrucciones | Memorias separadas para datos e instrucciones |
| Bus | Un solo bus compartido para datos e instrucciones | Buses separados (acceso simultáneo) |
| Cuello de botella | Sí — el bus compartido limita el rendimiento (cuello de botella de Von Neumann) | No — acceso paralelo a datos e instrucciones |
| Ventaja | Diseño más simple, flexible (programa = datos) | Mayor rendimiento (fetch y data simultáneos) |
| Uso | CPUs de propósito general (x86, x86-64) | Microcontroladores (Arduino/AVR), DSPs, GPUs. Caché L1 de CPUs modernas (caché I-cache y D-cache separadas = Harvard modificada) |
OJO examen: Los procesadores modernos (Intel, AMD) usan Harvard modificada: la caché L1 está dividida en instrucciones y datos (Harvard), pero la memoria principal es unificada (Von Neumann).
4.2 Componentes de la CPU
| Componente | Función |
|---|
| UC (Unidad de Control) | Decodifica instrucciones y genera las señales de control para coordinar el resto de componentes |
| ALU (Unidad Aritmético-Lógica) | Realiza operaciones aritméticas (suma, resta, multiplicación) y lógicas (AND, OR, NOT, XOR) |
| FPU (Floating Point Unit) | Operaciones en coma flotante (IEEE 754). Antes era un coprocesador externo (x87) |
| Registros | Memoria ultrarrápida dentro de la CPU para almacenar datos temporales y estado |
| Buses internos | Interconexión entre componentes: bus de datos, bus de direcciones, bus de control |
4.3 Registros principales
| Registro | Nombre | Función |
|---|
| PC | Program Counter | Dirección de la siguiente instrucción a ejecutar |
| IR | Instruction Register | Contiene la instrucción actualmente en ejecución |
| MAR | Memory Address Register | Dirección de memoria a la que se va a acceder |
| MBR/MDR | Memory Buffer/Data Register | Dato leído de memoria o a escribir en ella |
| SP | Stack Pointer | Dirección del tope de la pila (stack) |
| SR/FLAGS | Status Register | Flags de estado: Zero (Z), Carry (C), Overflow (V), Negative (N) |
| Acumulador (ACC) | Accumulator | Almacena resultados de operaciones de la ALU |
4.4 Ciclo de instrucción
| Fase | Descripción |
|---|
| Fetch (Búsqueda) | Leer la instrucción apuntada por PC de memoria. Cargar en IR. Incrementar PC |
| Decode (Decodificación) | La UC interpreta el opcode y determina qué operación realizar y con qué operandos |
| Execute (Ejecución) | La ALU/FPU ejecuta la operación. Si es acceso a memoria: calcular dirección y leer/escribir |
| Write Back | Almacenar el resultado en registro o memoria destino |
4.5 Pipeline (segmentación)
Técnica para ejecutar múltiples instrucciones solapadas. Mientras una instrucción está en Execute, la siguiente está en Decode y la tercera en Fetch.
| Concepto | Descripción |
|---|
| Pipeline clásico RISC | 5 etapas: IF (Instruction Fetch), ID (Decode), EX (Execute), MEM (Memory), WB (Write Back) |
| Hazards | Problemas que rompen el pipeline: datos (dependencia entre instrucciones), control (saltos/branches), estructurales (recursos compartidos) |
| Branch prediction | Predecir si un salto condicional se tomará o no para evitar vaciar el pipeline |
| Out-of-order execution | Ejecutar instrucciones en un orden diferente al del programa para maximizar el uso del pipeline |
| Superescalar | Múltiples pipelines paralelos que pueden ejecutar varias instrucciones por ciclo de reloj |
4.6 Buses del sistema
| Bus | Función |
|---|
| Bus de datos | Transporta datos entre CPU, memoria y E/S. Ancho = tamaño de palabra (32/64 bits) |
| Bus de direcciones | Indica la dirección de memoria a acceder. N bits → 2ⁿ posiciones direccionables. Ej: 32 bits → 4 GB, 64 bits → 16 EB |
| Bus de control | Señales de sincronización: lectura/escritura, reloj, IRQ, reset |
4.7 CISC vs RISC
| Característica | CISC | RISC |
|---|
| Instrucciones | Muchas, complejas, tamaño variable | Pocas, simples, tamaño fijo |
| Ciclos por instrucción | Múltiples ciclos | Ideal: 1 ciclo (pipeline eficiente) |
| Acceso a memoria | Cualquier instrucción puede acceder a memoria | Solo LOAD/STORE acceden a memoria (arquitectura load/store) |
| Registros | Pocos (8-16) | Muchos (32+) |
| Modos de direccionamiento | Muchos y complejos | Pocos y simples |
| Lógica UC | Microprogramada (microcódigo) | Cableada (hardwired) |
| Complejidad | Hardware complejo (microcódigo) | Hardware simple, compilador complejo |
| Ejemplos | x86, x86-64 (Intel, AMD) | ARM (smartphones, Apple Silicon), RISC-V (open source), MIPS, SPARC, PowerPC |
OJO examen: ARM es RISC — aparece en preguntas sobre arquitecturas de procesadores. Es la arquitectura dominante en dispositivos móviles y cada vez más en portátiles y servidores (Apple M-series, AWS Graviton). RISC-V es el ISA RISC de código abierto, cada vez más relevante.
4.8 Modos de direccionamiento
| Modo | Operando | Descripción |
|---|
| Inmediato | Valor en la instrucción | MOV R1, #5 — el dato está en la propia instrucción |
| Directo | Dirección de memoria | MOV R1, [1000] — la instrucción contiene la dirección del dato |
| Indirecto | Dirección que contiene la dirección | MOV R1, [[1000]] — doble referencia (puntero a puntero) |
| Registro | Registro de la CPU | MOV R1, R2 — el dato está en un registro |
| Registro indirecto | Registro contiene dirección | MOV R1, [R2] — R2 contiene la dirección del dato |
| Indexado | Base + desplazamiento | MOV R1, [R2+offset] — dirección = registro base + offset |
| Relativo a PC | PC + desplazamiento | Usado en saltos y código posición-independiente (PIC) |
5. PLACA BASE Y COMPONENTES
| Componente | Función |
|---|
| Chipset | Controla la comunicación entre CPU, memoria, almacenamiento y periféricos. Moderno: PCH (Platform Controller Hub) de Intel, FCH de AMD |
| Socket | Zócalo donde se inserta la CPU. Intel: LGA 1700/1851. AMD: AM5 |
| Slots DIMM | Ranuras para módulos de memoria RAM (DDR4/DDR5) |
| PCIe | PCI Express: bus de expansión por lanes. PCIe 4.0: ~2 GB/s por lane. PCIe 5.0: ~4 GB/s por lane. Slots: x1, x4, x8, x16 |
| M.2 | Factor de forma para SSD NVMe (PCIe) o SATA. Tamaños: 2230, 2242, 2260, 2280 (más común) |
| BIOS/UEFI | Firmware de inicialización. UEFI (moderno): soporta GPT, Secure Boot, interfaz gráfica, arranque más rápido que BIOS legacy |
| TPM (Trusted Platform Module) | Chip de seguridad: almacena claves de cifrado, verifica integridad del arranque. TPM 2.0 requerido por Windows 11 |
5.1 Firmware: BIOS vs UEFI
| Característica | BIOS (legacy) | UEFI |
|---|
| Tabla de particiones | MBR (máx 4 primarias, 2 TB) | GPT (128 particiones, 9,4 ZB) |
| Modo | 16 bits real mode | 32/64 bits |
| Interfaz | Texto | Gráfica + ratón |
| Secure Boot | No | Sí — verifica firmas del bootloader |
| Velocidad arranque | Lenta (POST completo) | Rápida |
6. MEMORIA
6.1 Jerarquía de memoria
| Nivel | Tipo | Tamaño típico | Latencia | Tecnología |
|---|
| Registros | CPU | Bytes-KBs | <1 ns | Flip-flops |
| Caché L1 | CPU (por core) | 32-128 KB | ~1-2 ns | SRAM |
| Caché L2 | CPU (por core) | 256 KB - 1 MB | ~3-5 ns | SRAM |
| Caché L3 | CPU (compartida) | 8-64 MB | ~10-20 ns | SRAM |
| RAM principal | DIMM | 8-128 GB | ~50-100 ns | DRAM (DDR) |
| SSD | Almacenamiento | 256 GB - 8 TB | ~25-100 μs | Flash NAND |
| HDD | Almacenamiento | 1-20 TB | ~5-10 ms | Magnético |
6.2 SRAM vs DRAM
| Característica | SRAM (Static) | DRAM (Dynamic) |
|---|
| Estructura | 6 transistores por celda (flip-flop) | 1 transistor + 1 condensador por celda |
| Velocidad | Muy rápida | Más lenta |
| Refresco | No necesita | Necesita refresco periódico (el condensador pierde carga) |
| Densidad | Baja (más grande) | Alta (más compacta) |
| Coste | Caro | Económico |
| Uso | Caché (L1, L2, L3) | Memoria principal (RAM, DDR) |
6.3 Generaciones DDR
| Generación | Año | Velocidad típica | Voltaje | Prefetch |
|---|
| DDR | 2000 | 200-400 MT/s | 2,5 V | 2n |
| DDR2 | 2003 | 400-800 MT/s | 1,8 V | 4n |
| DDR3 | 2007 | 800-2133 MT/s | 1,5 V | 8n |
| DDR4 | 2014 | 2133-3200 MT/s | 1,2 V | 8n |
| DDR5 | 2020 | 4800-8400 MT/s | 1,1 V | 16n |
6.4 Caché — Políticas
| Política de escritura | Descripción |
|---|
| Write-through | Escribe simultáneamente en caché y en memoria principal. Más lento pero coherente |
| Write-back | Escribe solo en caché (marca como "dirty"). La memoria se actualiza cuando la línea es reemplazada. Más rápido pero requiere coherencia |
| Política de reemplazo | Descripción |
|---|
| LRU (Least Recently Used) | Reemplaza la línea que lleva más tiempo sin ser accedida. La más usada |
| FIFO | Reemplaza la línea que entró primero |
| Random | Reemplazo aleatorio. Simple pero impredecible |
| LFU (Least Frequently Used) | Reemplaza la línea con menos accesos |
| Asociatividad caché | Descripción |
|---|
| Directa | Cada bloque de memoria tiene una sola posición posible en caché. Simple pero más conflictos |
| Totalmente asociativa | Un bloque puede ir a cualquier posición. Menos conflictos pero comparación costosa |
| Asociativa por conjuntos (N-way) | Compromiso: N posiciones posibles por bloque. L1 típica: 4-8 way. L3: 12-16 way |
6.5 Memoria virtual
| Concepto | Descripción |
|---|
| Memoria virtual | Cada proceso tiene su propio espacio de direcciones virtual, mapeado a memoria física por el SO + MMU |
| MMU (Memory Management Unit) | Hardware que traduce direcciones virtuales a físicas usando la tabla de páginas |
| Paginación | Divide la memoria en bloques de tamaño fijo (páginas, típico 4 KB). Elimina fragmentación externa |
| Segmentación | Divide en bloques de tamaño variable (segmentos: código, datos, pila). Cada segmento tiene base + límite |
| TLB (Translation Lookaside Buffer) | Caché de traducciones dirección virtual → física. Evita consultar la tabla de páginas en cada acceso |
| Page fault | La página solicitada no está en RAM → el SO la carga desde disco (swap) |
| Swap | Espacio en disco usado como extensión de la RAM para páginas no activas |
| Thrashing | Exceso de page faults que hace que el sistema pase más tiempo paginando que trabajando |
7. SISTEMAS DE INFORMACIÓN EMPRESARIALES
| Sistema | Descripción |
|---|
| ERP (Enterprise Resource Planning) | Sistema integral que unifica los procesos de negocio: finanzas, RRHH, compras, inventario, producción, ventas. Base de datos centralizada. Ej: SAP, Oracle EBS, Microsoft Dynamics |
| CRM (Customer Relationship Management) | Gestión de la relación con el cliente: ventas, marketing, atención al cliente, fidelización. Ej: Salesforce, HubSpot, Dynamics CRM |
| SCM (Supply Chain Management) | Gestión de la cadena de suministro: proveedores, logística, inventario, distribución |
| BI (Business Intelligence) | Herramientas de análisis de datos para toma de decisiones: dashboards, informes, análisis ad-hoc. Ej: Power BI, Tableau, QlikSense |
| BPM (Business Process Management) | Gestión y automatización de procesos de negocio. Modelado en BPMN (Business Process Model and Notation) |
7.1 OLTP vs OLAP
| Característica | OLTP | OLAP |
|---|
| Propósito | Operaciones transaccionales del día a día | Análisis y consultas complejas para decisiones |
| Operaciones | INSERT, UPDATE, DELETE frecuentes | SELECT complejos (agregaciones, joins masivos) |
| Datos | Actuales, detallados, normalizados (3NF) | Históricos, agregados, desnormalizados (estrella/copo) |
| Usuarios | Miles de usuarios concurrentes | Pocos analistas |
| Ejemplo | Sistema de ventas, banca online | Data warehouse, cubo OLAP |
7.2 Data Warehouse y operaciones OLAP
| Concepto | Descripción |
|---|
| Data Warehouse | Almacén de datos centralizado, orientado a temas, integrado, no volátil y variante en el tiempo (definición de Inmon) |
| ETL | Extract, Transform, Load — proceso de carga de datos desde fuentes al DW |
| Data Mart | Subconjunto del DW orientado a un departamento o área de negocio |
| Data Lake | Almacén de datos en bruto (estructurados + semi + no estructurados). Schema-on-read |
| Esquema estrella | Tabla de hechos central rodeada de tablas de dimensiones (desnormalizado, rápido para consultas) |
| Esquema copo de nieve | Estrella con dimensiones normalizadas (más tablas, menos redundancia, más joins) |
| Operación OLAP | Descripción |
|---|
| Roll-up (drill-up) | Agregar datos subiendo en la jerarquía (ej. de mes → trimestre → año) |
| Drill-down | Desglosar datos bajando en la jerarquía (ej. de año → trimestre → mes) |
| Slice | Cortar el cubo por una dimensión (ej. solo datos de enero) |
| Dice | Cortar por múltiples dimensiones (subcubo) |
| Pivot (rotate) | Rotar las dimensiones del cubo para cambiar la perspectiva |
7.3 ISO 8601
| Formato | Ejemplo |
|---|
| Fecha | 2026-02-27 (YYYY-MM-DD) |
| Hora | 14:30:00 (hh:mm:ss) |
| Fecha y hora | 2026-02-27T14:30:00Z (T separa, Z = UTC) |
| Con zona horaria | 2026-02-27T14:30:00+01:00 |
FUENTES PÚBLICAS
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| Fuente | Tipo | Referencia |
|---|
| IEEE 754-2019 — Coma flotante | Estándar | IEEE |
| Unicode Standard — UTF-8/16/32 | Estándar | unicode.org |
| ISO 8601 — Fechas y horas | Estándar | ISO |
| Von Neumann (1945) — Arquitectura | Publicación académica | Dominio público |